[单选题]以下Verilog代码中，在test模块中A2,B2,C2所对应的端口分别为？modulecomp(o1,o2,i1,i2);outputo1,o2;inputi1,i2;……endmodulemoduletest;wireA1,A2,A3,A4,B1,B2,B3,B4,C1,C2,C3,C4;compuut1(A1,A2,A3,A4);compuut2(.i2(B1),.o1(B2),.o2(B3),.i1(B4));compuut3(.o1(C1),,.i1(C3),.i2(C4));……endmodule
