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[单选题]以下数据类型中，（）不被VHDL综合器支持。

[单选题]可以不必声明而直接引用的数据类型是（）。

[判断题]缺省的IF条件句可以构成时序电路，而完整的条件句则构成组合电路

[多选题]以下程序中，请选出错误的那行process(clk，d)BeginSignald:std_logic;----------1Variableq:std_logic;----------2Ifclk`eventandclk=’1’Thenq<=d;----------3endif;----------4Endprocess；

[判断题]EDA的中文全称是电子设计自动化。

[多选题]上升沿检测有四种表达式可以检测，请写出另外两句上升沿测试语句。（10分）（1）；（2）(CLK’EVENTANDCLK=’1’)AND(CLK’LAST_VALUE=’0’);（3）CLK=’1’ANDCLK’LAST_VALUE=0;（4）；

[单选题]正确给变量X赋值的语句是（）。

[多选题]数据对象有三种，分别为（）、（）、（）。

[多选题]VHDL中，变量只能在__________或者_______中使用。

[单选题]y<=0;if(x=1)theny<=10;endif;如果x的值为2，y的值是多少？

[单选题] 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector， signal Idata :std_logic_vector ( 7 downto 0 );试指出下面那个赋值语句是错误的。（）

[单选题]判断是否是上升沿跳变的语句是？

[单选题]VHDL数据对象的类型有：

[单选题]下列标识符中，（）是不合法的标识符。

[单选题]执行下列语句后Q的值等于（）……SIGNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);……E<=(2=>’1’,4=>’0’,OTHERS=>’1’);Q<=(2=>E(2),4=>E(3),5=>’1’,7=>E(5),OTHERS=>E(4));……

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