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EDA题目7
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在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector， signal Idata :std_logic_vector ( 7 downto 0 );试指出下面那个赋值语句是错误的。（）
题型：单选题
选项
A.
Idata ( 7 downto 4 )<= "0011";
B.
Idata <= "00110011";
C.
Idata := "00110011";
D.
Idata (6) <= '1';
正确答案：C